《半导体》日月光推IDE提升封装设计效率 周期最高可缩短50%

强化整合设计生态系统的特色是跨平台互动，包括图面设计和验证，先进多重布线层(RDL)和矽高密度中介层(Si Interposer)自动绕线，运用嵌入式设计规则查验(DRC)和封装设计套件(Package Design Kit，简称PDK）到设计工作流程中。例如，Fan Out Chip on Substrate-Chip Last(FOCoS-CL)封装的设计周期时间缩短约30~45天，突破设计周期限制，完成重要的里程碑。

日月光整合设计生态系统非常适合优化VIPack结构设计，针对人工智慧和机器学习、高性能运算、5G通信网路、自动化驾驶和消费性等电子产品的。

现今的半导体技术路线图涵盖着复杂的性能要求，进而驱动先进封装的发展趋势，同时也带来特有的封装设计挑战。小芯片(chiplet)和异质整合的发展正催生技术界限的拓展，增加对创新设计流程和电路级模拟的需求，以加速完成复杂的设计。日月光推出整合设计生态系统，以应对其VIPackTM平台技术的设计挑战，并缩短客户上市时间的同时，大幅提高了设计效率和质量。

日月光整合设计生态系统减少整体设计周期时间，采用两种协同的工作流程，为跨平台互动(图面设计和验证)、高密度中介层(先进晶圆多重布线RDL与矽中介层Si interposer)自动绕线。

跨平台互动(图面设计和验证)，日月光与领先的EDA工具供应商合作，解决在不同平台上运作时可能出现的软件和格式兼容性问题。因此，图面设计和验证在设计工作流程中都是不可少的，但却是耗时的叠代过程。设计的复杂性可能导致在第一次设计版面中出现成千上万的验证错误。需要花费人力和时间，在整个设计和验证阶段中持续和反复来解决每个错误。日月光已经简化多个EDA供应商之间的兼容性，以简化图面设计和验证过程，缩短50%的周期时间。

高密度中介层(先进晶圆多重布线RDL与矽中介层Si interposer)自动绕线，在先进晶圆级RDL/Si中介层设计图面阶段加入自动绕线和嵌入式设计规则查验，许多工作可以自动化进行，进而使周期时间缩短50%。随着设计过程扩展到矽和基板之外，需要运用新方法来增强设计效能与电性性能，才能在晶圆级RDL或Si中介层中成功设计信号与电源系统布局。