台积电CoWoS产能缺　副总何军：简报不敢放数字「客户一直说不够」

▲台积电。（图／记者高兆麟摄）

记者高兆麟／综合报导

台积电（2330）营运及先进封装技术暨服务副总经理何军今日出席Semicon Taiwan 2024「3D IC / CoWoS 驱动 AI 晶片创新论坛」，并发表专题演讲，何军在论台中也表示，他现在在简报里都不敢放数字了，因为客户一直说不够，不过虽然数字是不放了，但可以确定的是，未来肯定是爆炸性的成长。

何军表示，3DIC是达成AI晶片记忆体与逻辑晶片整合的重要方式，以目前采用八个小晶片整合的2.5D CoWoS先进封装来说，将采A16制程，配合12个HBM4高频宽记忆体，预计目标于2027年完成。

至于为何要用小晶片（Chiplet）及3DIC的方式来做逻辑晶片，何军也解释，就是为了更低的拥有成本及更小的设计架构转移负担，如果要将原本的SoC配合HBM的设计转换为小晶片与HBM的架构，除了新设计的晶片之外，其他包括I/O、SoC方面都可沿用旧制程晶片，使其量产成本降低到76%，因此就算新架构的生产成本提高2%，但在这来回折冲下，还是能达到提升22%拥有成本的效果。